先进制程工艺进度缓慢的把板插情况下，多芯片整合封装成了半导体行业的内存大趋势，各家不断玩出新花样。上主省

ISSCC 2023国际固态电路大会上，槽都AMD提出了多种新的把板插整合封装设想，其中之一就是内存在CPU处理器内部，直接堆叠DRAM内存，上主省而且是槽都多层堆叠。

一种方式是把板插CPU计算模块、DRAM内存模块，内存并排封装在硅中介层上，上主省而另一种方式就是槽都在计算模块上方直接堆叠内存模块，有点像手机SoC。把板插

AMD表示，内存这种设计可以让计算核心以更短的上主省距离、更高的带宽、更低的延迟访问内存，而且能大大降低功耗，2.5D封装可以做到独立内存功耗的30％左右，3D混合键合封装更是仅有传统的1/6。

如果堆叠内存容量足够大，主板上的DIMM插槽甚至都可以省了。

当然，AMD的这种设想仅面向服务器和数据中心领域，桌面上不会这么做，否则就无法升级了。

AMD甚至考虑在Instinct系列加速卡已经整合封装HBM高带宽内存的基础上，在后者之上继续堆叠DRAM内存，但只是一层，容量不会太大。

这样的最大好处是一些关键算法内核可以直接在整合内存内执行，而不必在CPU和独立内存之间往复通信传输，从而提升性能、降低功耗。

另外，AMD还设想在2D/2.5D/3D整合封装芯片的内部，除了CPU+GPU混合计算核心，还集成更多模块，包括内存、统一封装光网络通道物理层、特定域加速器等等，并引入高速标准化的芯片间接口通道(UCIe)。

尤其是引入光网络通道，可以大大简化网络基础架构。

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